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ADSP-21462/ADSP-21465/ADSP-21467/ADSP-21469
S/PDIF Transmitter Input Data Timing
The timing requirements for the S/PDIF transmitter are given
in Table 40 . Input signals (SCLK, FS, SDATA) are routed to the
DAI_P20–1 pins using the SRU. Therefore, the timing specifica-
tions provided below are valid at the DAI_P20–1 pins.
Table 40. S/PDIF Transmitter Input Data Timing
Preliminary Technical Data
Parameter
Min
Max
Unit
Timing Requirements
t SISFS 1
t SIHFS 1
t SISD 1
t SIHD 1
t SITXCLKW
t SITXCLK
t SISCLKW
t SISCLK
FS Setup Before SCLK Rising Edge
FS Hold After SCLK Rising Edge
SData Setup Before SCLK Rising Edge
SData Hold After SCLK Rising Edge
Transmit Clock Width
Transmit Clock Period
Clock Width
Clock Period
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
ns
ns
ns
ns
ns
ns
ns
ns
1
AMI_DATA, SCLK, FS can come from any of the DAI pins. SCLK and FS can also come via PCG or SPORTs. PCG’s input can be either CLKIN or any of the DAI pins.
S AMPLE EDGE
DAI_P20-1
t S ITXCLKW
t S ITXCLK
(TXCLK)
DAI_P20-1
t S I S CLKW
( S CLK)
t S I S CLK
t S I S F S
DAI_P20-1
(F S )
t S I S D
DAI_P20-1
( S DATA)
Figure 32. S/PDIF Transmitter Input Timing
Oversampling Clock (TxCLK) Switching Characteristics
The S/PDIF transmitter has an oversampling clock. This TxCLK
input is divided down to generate the biphase clock.
Table 41. Over Sampling Clock (TxCLK) Switching Characteristics
t S IHF S
t S IHD
Parameter
TxCLK Frequency for TxCLK = 384 × FS
TxCLK Frequency for TxCLK = 256 × FS
Frame Rate
Rev. PrC
Min
TBD
TBD
TBD
| Page 44 of 62 | January 2009
Max
TBD
TBD
TBD
Unit
MHz
MHz
kHz
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